“工程師是最終決策的源泉。通過(guò)設(shè)計(jì)自動(dòng)化,讓決策者做出的每一個(gè)決定不但高效正確,而且充滿意義和樂(lè)趣,這就是我們存在的價(jià)值。”Cadence公司總裁兼CEO Michael J. Fister近日在CDNLive China上這樣表示。
作為Cadence公司最重要的全球性技術(shù)會(huì)議,每年一度的CDNLive都將廣大電子設(shè)計(jì)師和工程師匯聚在一起,共同分享最新的設(shè)計(jì)技術(shù)與挑戰(zhàn),傾聽(tīng)關(guān)于市場(chǎng)變革與創(chuàng)新的最新理念。本文將力圖從不同角度與讀者共享此次會(huì)議的成果。
加速設(shè)計(jì)創(chuàng)新
半導(dǎo)體供應(yīng)商目前正面臨著設(shè)計(jì)復(fù)雜度所帶來(lái)的世界級(jí)挑戰(zhàn)。因此,Cadence在年初就勾畫了其擴(kuò)張到系統(tǒng)級(jí)相關(guān)領(lǐng)域的戰(zhàn)略。Fister強(qiáng)調(diào)說(shuō):“復(fù)雜性驅(qū)動(dòng)著混合信號(hào)設(shè)計(jì)、芯片規(guī)劃解決方案,以及更高水平設(shè)計(jì)的實(shí)現(xiàn),只有不斷推出生產(chǎn)力最優(yōu)化的解決方案,才能減少客戶在系統(tǒng)規(guī)格與設(shè)計(jì)實(shí)現(xiàn)之間的反復(fù),提高設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級(jí)芯片IP過(guò)程中的效率。”
作為Cadence系統(tǒng)級(jí)戰(zhàn)略的首款產(chǎn)品,C-to-Silicon Compiler在此次CDNLive上被隆重推出。Cadence稱,該產(chǎn)品可以自動(dòng)轉(zhuǎn)化和優(yōu)化從C/C++、SystemC,到可綜合的Verilog RTL(包含斷言)所描述的提取行為,進(jìn)行實(shí)現(xiàn)、驗(yàn)證和SoC集成,能夠?qū)F(xiàn)有生產(chǎn)力提高10倍。而且具有嵌入式邏輯綜合和支持驗(yàn)證這兩個(gè)比較突出的特點(diǎn)。
下一代SoC技術(shù)的特性
清華大學(xué)魏少軍博士在其主題演講中指出,摩爾定律將長(zhǎng)期有效,等比例縮小在成本下降方面的作用已開(kāi)始顯現(xiàn)。而隨著消費(fèi)類電子成為集成電路的新驅(qū)動(dòng)力,架構(gòu)創(chuàng)新已經(jīng)刻不容緩,軟件在芯片設(shè)計(jì)中的作用日益凸現(xiàn),培養(yǎng)軟件工程師成為當(dāng)前最緊迫的工作。“我們可能愿意花錢雇一個(gè)銷售的高手,但更愿意花錢雇一個(gè)芯片設(shè)計(jì)的高手。”魏少軍表示。
因此,EDA工具的發(fā)展對(duì)半導(dǎo)體行業(yè)而言是至關(guān)重要的。他強(qiáng)調(diào)說(shuō),半導(dǎo)體工藝每前進(jìn)兩個(gè)節(jié)點(diǎn),就要求有新的EDA工具出現(xiàn)。主流EDA工具目前在很大程度上仍圍繞PR競(jìng)爭(zhēng),低功耗設(shè)計(jì)在EDA層面也面臨很多挑戰(zhàn),所以業(yè)界普遍希望出現(xiàn)軟件設(shè)計(jì)自動(dòng)化的集成工具。以低功耗作為突破口,關(guān)注移動(dòng)通訊和互聯(lián)網(wǎng)的發(fā)展,將是未來(lái)設(shè)計(jì)發(fā)展的主流。
多項(xiàng)技術(shù)意欲展現(xiàn)實(shí)力
數(shù)?;旌闲盘?hào)是目前造成芯片流片失敗的主要原因之一,例如遞增的模擬控制信號(hào)對(duì)功能的影響、通過(guò)數(shù)字控制信號(hào)對(duì)模擬電路微調(diào),以及數(shù)字和模擬電路接口信號(hào)的驗(yàn)證等等。Cadence公司模擬部門副總裁劉志宏表示,為了應(yīng)對(duì)這些挑戰(zhàn),Cadence已提出了全面的解決方案,包括模塊級(jí)模擬功能。例如Spectre 及“Turbo”技術(shù)、數(shù)?;旌瞎δ芎托阅?;全能FastSPICE仿真技術(shù),覆蓋了UltraSim、全芯片數(shù)?;旌瞎δ?、以及晶體管級(jí)功耗、EM/IR、可靠性分析;數(shù)?;旌线壿嬺?yàn)證環(huán)境,包括Incisive邏輯驗(yàn)證、支持多設(shè)計(jì)語(yǔ)言和驗(yàn)證方法、命令行數(shù)?;旌蠂?yán)正流程。
而Cadence公司高級(jí)驗(yàn)證R&D副總裁Apurva Kalia則介紹了在SoC芯片設(shè)計(jì)中,如何通過(guò)指標(biāo)驅(qū)動(dòng)驗(yàn)證(Metric Driven Verification)將想象轉(zhuǎn)化為現(xiàn)實(shí)。首先,團(tuán)隊(duì)根據(jù)需要?jiǎng)?chuàng)建項(xiàng)目;隨后,驗(yàn)證引擎開(kāi)始執(zhí)行,產(chǎn)生的測(cè)量指標(biāo)由指標(biāo)驅(qū)動(dòng)的過(guò)程自動(dòng)化解決方案收集,并提供給團(tuán)隊(duì)進(jìn)行分析;最后,經(jīng)過(guò)對(duì)排列優(yōu)先權(quán)、資源再分配及其他自動(dòng)調(diào)試場(chǎng)景執(zhí)行后,項(xiàng)目開(kāi)發(fā)周期結(jié)束。“設(shè)計(jì)和驗(yàn)證團(tuán)隊(duì)成員并肩工作是非常重要的。”他強(qiáng)調(diào)說(shuō)。
另?yè)?jù)調(diào)查顯示,運(yùn)行時(shí)間和容量、時(shí)效分析及優(yōu)化、低功耗設(shè)計(jì)、Multi-code/corner優(yōu)化和時(shí)序收斂,以及工程變更指令(ECO)是目前IC設(shè)計(jì)中遇到的突出問(wèn)題。Cadence 公司IC數(shù)字工程副總裁Frank Leu在主題演講中闡述了Encounter平臺(tái)的優(yōu)勢(shì)。他介紹說(shuō),通過(guò)提供一個(gè)從RTL綜合和測(cè)試設(shè)計(jì),到芯片虛擬原型和分割,再到最終時(shí)序和制造收斂的完整流程,Cadence幫助工程師提升了在芯片(時(shí)序、面積、線路功耗)、精確驗(yàn)證、注重信號(hào)完整性的布線,以及在65/45納米設(shè)計(jì)中高成品率方面的能力。
收購(gòu)Mentor Graphics,利還是弊?
Cadence不久前曾提議以16億美元的價(jià)格收購(gòu)Mentor Graphics,但一些業(yè)內(nèi)人士卻認(rèn)為這不是什么明智的決定。“Cadence和Mentor這兩個(gè)公司在合并后沒(méi)有什么新的優(yōu)勢(shì),因?yàn)閮烧咴诤芏喾矫嬗兄丿B,合并只會(huì)導(dǎo)致共同負(fù)債增多。”Gary Smith EDA首席分析師Gary Smith指出,“將兩家公司綁在一起的結(jié)果是最后大家都可能完蛋。”
但Cadence卻不贊同上述說(shuō)法。“做出這樣的收購(gòu)建議,也是經(jīng)過(guò)慎重考慮的,我們認(rèn)為這樣做是對(duì)的,并希望這能給Cadence帶來(lái)積極的影響。”Fister在接收本刊記者專訪時(shí)這樣表示,“現(xiàn)在這個(gè)程序已經(jīng)開(kāi)始了,我們?cè)诘却乱徊浇Y(jié)果如何”。
Fister解釋說(shuō),客戶在面對(duì)來(lái)自成本、業(yè)績(jī)、效率、市場(chǎng)推廣等諸多方面的壓力情況下,需要設(shè)計(jì)公司提供最優(yōu)化的、系統(tǒng)級(jí)的解決方案,然而大多數(shù)EDA公司卻只<